발명의 배경과 필요성

기술의 배경과 문제점

• 반도체 집적도는 무어의 법칙(Moore's law)에 따라 발전해왔으나, 기존 광식각(photolithography) 기술은 30nm 이하 공정에서 물리적 한계에 도달했습니다.

• 기존 기술의 한계를 극복하기 위해 분자들의 자기조립 현상을 이용한 '바텀업(bottom-up)' 방식의 블록공중합체(BCP) 리소그래피가 주목받고 있습니다.

• 하지만 대표적인 블록공중합체인 PS-b-PMMA는 상호작용 계수(χ)가 매우 낮아 12nm 이하의 초미세 패턴을 형성하기 어려운 문제점이 있습니다.

기술의 필요성

• 플래시 메모리와 같은 고성능 전자 소자의 메모리 밀도를 높이기 위해, 반도체 칩의 집적도를 지속적으로 향상시킬 새로운 패터닝 기술이 필수적입니다.

• 수 나노미터(nm) 수준의 미세 패턴을 정밀하게 형성하고, 기존 공정의 한계를 넘어 패턴 밀도를 획기적으로 높일 수 있는 새로운 패터닝 방법이 요구됩니다.

구현 방법

기술의 원리

• 본 기술은 블록공중합체(BCP)의 자기조립(self-assembly) 특성을 이용하여 나노 스케일의 패턴을 형성합니다. 블록공중합체를 구성하는 각 단위체의 분자량 비율에 따라 라멜라(판상), 실린더 등 다양한 형태의 나노 구조를 만들 수 있습니다.

• 자기조립으로 형성된 패턴 위에 무기 스페이서층을 증착하고, 특정 방향의 스페이서와 남아있는 블록공중합체를 순차적으로 제거함으로써 초기 패턴보다 두 배 높은 밀도의 패턴을 구현하는 것이 핵심 원리입니다.

• 최종적으로 남은 무기 스페이서층 패턴은 에칭 저항성이 높아, 하부 기판에 초미세 패턴을 전사하는 에칭 마스크로 직접 활용될 수 있습니다.

구체적인 구현 방법

1. 포토레지스트 패턴 형성: 기판 위에 리소그래피 공정을 통해 유기물 포토레지스트 패턴을 형성합니다.

2. 블록공중합체 박막 형성 및 자기조립: 포토레지스트 패턴의 노출된 영역에 블록공중합체 박막을 코팅하고 열처리를 가하여 자기조립 나노구조를 유도합니다.

3. 선택적 블록 제거: 블록공중합체를 구성하는 두 단위체 블록 중 하나를 건식 또는 습식 식각을 통해 선택적으로 제거하여 나노 크기의 트렌치를 형성합니다.

4. 무기 스페이서층 형성: 남아있는 블록공중합체 패턴 표면에 원자층 증착법(ALD) 등의 방법을 이용해 얇은 무기 스페이서층(예: Al2O3)을 균일하게 증착합니다.

5. 패턴 밀도 증가: 무기 스페이서층 중에서 수평 방향으로 형성된 부분을 먼저 제거하고, 남아있는 블록공중합체 박막을 제거합니다. 이 과정을 통해 초기 패턴의 틈새에 새로운 패턴이 생성되어 밀도가 두 배로 증가합니다.

6. 기판 에칭: 최종적으로 형성된 고밀도 무기 스페이서층 패턴을 에칭 마스크로 사용하여 하부 기판을 식각하고, 원하는 나노 회로 패턴을 기판에 전사합니다.

기술의 장점

• 초미세 패턴 구현: 기존 블록공중합체의 한계였던 10nm 이하 구조에서 낮은 분해능 문제를 극복하고 5nm 이하의 정밀한 패턴을 형성할 수 있습니다.

• 패턴 밀도 2배 증가: 단일 포토리소그래피 공정 내에서 무기 스페이서층을 활용하여 기존 대비 패턴 밀도를 두 배로 증가시켜 반도체 소자의 집적도를 획기적으로 높일 수 있습니다.

• 공정 단순화 및 효율성: 생성된 나노 패턴은 높은 에칭 저항성을 가져 별도의 마스크 없이 하부 기판으로 패턴을 쉽게 전사할 수 있어 공정이 단순하고 효율적입니다.

• 정밀한 제어 가능: 블록공중합체의 분자량과 무기 스페이서층의 증착 두께 조절을 통해 패턴의 주기(pitch)와 폭(width)을 정밀하게 제어할 수 있습니다.

실험 및 결과

실험의 목적

본 연구의 실험은 제안된 나노 스케일 패터닝 방법의 유효성을 검증하는 것을 목표로 합니다. 구체적으로 블록공중합체의 분자량에 따른 패턴 주기 조절 가능성, 무기 스페이서층 증착을 통한 패턴 밀도 2배 향상 효과, 그리고 최종적으로 형성된 나노 패턴을 에칭 마스크로 사용하여 실리콘 기판에 성공적으로 패턴을 전사할 수 있는지 확인하고자 하였습니다.

실험 방법 및 과정

1. Si/SiO2 기판을 세정한 후, 네거티브 톤 포토레지스트(SU-8)를 코팅하고 I-라인 포토리소그래피로 1㎛ 패턴을 형성했습니다.

2. 패턴 트렌치 내에 PS-b-PMMA 블록공중합체 박막을 증착하고 280℃에서 3시간 동안 열처리하여 자기조립을 유도했습니다.

3. 산소 플라즈마 식각(O2 RIE)을 통해 PMMA 블록을 선택적으로 제거했습니다.

4. 원자층 증착법(ALD)을 이용하여 150℃에서 산화알루미늄(Al2O3) 무기 스페이서층을 증착했습니다.

5. ICP-RIE 공법으로 수평 방향의 스페이서를 제거한 뒤, 다시 O2 RIE를 통해 남아있는 PS 블록을 제거하여 최종 Al2O3 나노 패턴을 완성했습니다.

6. 완성된 Al2O3 나노 패턴을 마스크로 사용하여 ICP-RIE로 Si 기판을 에칭하고 패턴 전사 결과를 확인했습니다.

실험 결과

실험 결과, 블록공중합체의 분자량 조절을 통해 나노 패턴의 주기를 효과적으로 제어할 수 있었으며, 무기 스페이서층 증착 및 선택적 제거 공정을 통해 초기 블록공중합체 주기의 정확히 절반에 해당하는 주기를 갖는 고밀도 나노 패턴을 성공적으로 제작했습니다. 아래 표는 주요 실험 결과를 요약한 것입니다.

특허 문서의 실시예 7, 8, 9 실험 결과 요약

특히, 실시예 7과 8의 비교를 통해 블록공중합체의 분자량이 최종 패턴 주기에 직접적인 영향을 미침을 확인했으며, 최종적으로 형성된 나노 패턴의 주기는 초기 블록공중합체 주기의 절반(예: 46nm → 23nm)으로 감소하여 패턴 밀도가 2배 향상되었음을 입증했습니다. 또한, 형성된 패턴을 에칭 마스크로 사용하여 5nm 선폭의 실리콘 나노와이어 및 나노튜브를 성공적으로 형성하여 본 기술의 우수한 패턴 전사 능력을 확인했습니다.

활용 방안 및 기대효과

활용 방안

• 차세대 반도체 소자: 고집적 NAND 플래시 메모리, DRAM 등 차세대 메모리 소자의 채널 어레이 제작에 활용될 수 있습니다.

• 나노 전자 소자: 필드 이펙트 트랜지스터(FET), 나노 와이어, 양자점 등 다양한 나노 전자 소자 제작의 핵심 패터닝 기술로 적용 가능합니다.

• 광학 및 센서 분야: 광분할기, 광학 필터, 광결정 등 나노 구조 기반의 광학 소재나 고감도 바이오 센서 및 화학 센서 제작에 응용될 수 있습니다.

기대효과

• 반도체 기술 초격차 확보: 5nm 이하의 초미세 공정 기술을 안정적으로 구현함으로써 차세대 반도체 시장에서의 기술 경쟁력을 확보할 수 있습니다.

• 제조 비용 절감 및 수율 향상: 기존 리소그래피 공정의 복잡성을 줄이고 패턴 밀도를 높여, 고집적 반도체 칩의 생산 비용을 절감하고 수율을 향상시킬 수 있습니다.

• 신산업 창출 기여: IT, BT, ET 등 다양한 분야에서 나노 기술 기반의 새로운 소자 및 제품 개발을 촉진하여 연관 산업의 성장을 견인할 것으로 기대됩니다.

시장 동향

시장 규모 및 성장 전망

본 기술이 속한 반도체 패터닝 공정의 핵심 소재인 포토레지스트 시장은 꾸준한 성장을 보이고 있습니다. 글로벌 포토레지스트 시장은 2024년 37.6억 달러에서 연평균 4.26% 성장하여 2030년 47.7억 달러에 이를 것으로 전망됩니다. (출처: cnuplus)

• 특히 ArF 이머전 포토레지스트와 같은 고정밀 칩 생산을 위한 소재 수요가 크게 증가하고 있습니다.

• 아시아 태평양 지역이 전 세계 시장의 60%를 차지하며 시장 성장을 주도하고 있습니다. (출처: cnuplus)

주요 플레이어 및 경쟁 환경

차세대 반도체 미세 공정 기술 경쟁은 TSMC, 삼성전자 등 주요 파운드리 기업들을 중심으로 치열하게 전개되고 있습니다. 각 기업들은 2nm 및 그 이하 공정 기술 개발에 사활을 걸고 있으며, 이를 지원하는 장비 및 소재 기업들의 역할도 중요해지고 있습니다. (출처: 국가과학기술지식정보서비스)

산업 동인 및 기회 요인

1. 고성능 반도체 수요 증가: AI, IoT, 5G 기술 확산에 따라 고성능, 고집적, 저전력 반도체에 대한 수요가 폭발적으로 증가하며 미세 공정 기술의 발전을 견인하고 있습니다.

2. EUV 공정의 한계와 대안 기술 부상: EUV 공정에서 발생하는 '스토캐스틱' 오류 등 기술적 난제로 인해 수율 손실 문제가 발생하고 있으며, 이를 보완하거나 대체할 수 있는 블록공중합체 자기조립(DSA)과 같은 차세대 패터닝 기술의 중요성이 부각되고 있습니다. (출처: 국가과학기술지식정보서비스)

3. 3D 적층 및 칩렛 기술 확산: DRAM이 3D 적층 메모리로 전환되고, 여러 기능을 가진 반도체를 하나로 묶는 칩렛(Chiplet) 시장이 급성장하면서, 각 층과 칩을 정밀하게 패터닝하고 연결하는 기술에 대한 수요가 증가하고 있습니다.