[특허 요약] 제 1 게이트; 상기 제 1 게이트 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 형성된 채널층; 상기 채널층의 제 1 영역 상에 위치하는 제 1 전극; 및 상기 채널층의 상기 제 1 영역과 이격된 제 2 영역 상에 위치하는 제 2 전극; 을 포함하고, 상기 채널층은 그래핀 및 반도체 물질층을 포함하며, 상기 그래핀 및 상기 반도체 물질층은 적층되어 이종접합 계면을 형성하는 것인, 트랜지스터에 관한 것이다.

등록번호

20190048064

출원번호

1020170142557

출원인

성균관대학교산학협력단, 기초과학연구원

키워드

layer, insulating layer, electrode, semiconductor material, transistor